Verilog 简介

Verilog HDL（Hardware Description Language）是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 现实生活中多用于专用集成电路（Application Specific Integrated Circuit，ASIC）和现场可编程门阵列（Field Programmabl Gate Array，FPGA）的实现