数字逻辑设计
Verilog 数字 IC 设计（数字集成电路设计，Digital Integrated Circuit Design)
Verilog 数值转换
定义一个宽度为 DW 的二进制补码格式的数据 dbin ，其表示的有符号十进制数字为 ddec 。 reg [DW-1:0] dbin ; 1. 十进制有符号数转二进制补码 正数的补码为原码
Verilog DDS 设计
DDS 原理 DDS（直接频率合成）技术是根据奈奎斯特抽样定理及数字处理技术，把一系列的模拟信号进行不失真的抽样，将得到的数字信号存储在存储器中，并在时钟的控制下，通过数模转换，将数字量变成模拟信号的方法。 DDS 模块主要由相位累加器、查找表、DAC 转换器和低通滤波器组成，基本结构如下。 相位累加器，是 DDS 的核心组成部分，用于实现相位的累加，并输出相应的幅值
Verilog FFT 设计 1 篇笔记 写笔记
FFT（Fast Fourier Transform），快速傅立叶变换，是一种 DFT（离散傅里叶变换）的高效算法。在以时频变换分析为基础的数字处理方法中，有着不可替代的作用
Verilog CIC 滤波器设计
积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简单，没有乘法器，只有加法器、积分器和寄存器，资源消耗少，运算速率高，可实现高速滤波，常用在输入采样率最高的第一级，在多速率信号处理系统中具有着广泛应用。 DDC 原理 DDC 工作原理 DDC 主要由本地振荡器（NCO） 、混频器、滤波器等组成
Verilog 串行 FIR 滤波器设计
串行 FIR 滤波器设计 设计说明 设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KMHz 的信号
Verilog 并行 FIR 滤波器设计
FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR 滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。 FIR 滤波器原理 FIR 滤波器是有限长单位冲击响应滤波器
Verilog 除法器设计
Verilog 除法器设计 除法器原理（定点） 和十进制除法类似，计算 27 除以 5 的过程如下所示： 除法运算过程如下： (1) 取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。 (2) 将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为 1，两者做差得到第一步的余数；否则得到对应的商为 0，将前者直接作为余数。 (3) 将上一步中的余数与被除数剩余最高位 1bit 数据拼接成新的数据，然后再和除数做比较
Verilog 流水线
Verilog 流水线 流水线，乘法器硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。 但是当数据串行输入时，指令执行的并行性并不能体现出其优势。而且很多时候有些计算并不能在一个或两个时钟周期内执行完毕，如果每次输入的串行数据都需要等待上一次计算执行完毕后才能开启下一次的计算，那效率是相当低的。流水线就是解决多周期下串行数据计算效率低的问题
Verilog 仿真激励
Verilog 仿真激励 testbench，仿真，文件读写 Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为 testbench，放在各设计模块的顶层，以便对模块进行系统性的例化调用进行仿真。 毫不夸张的说，对于稍微复杂的 Verilog 设计，如果不进行仿真，即便是经验丰富的老手，99.9999% 以上的设计都不会正常的工作
